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高速數字電路的設計與仿真

摘要:介紹了專(zhuān)用于高速數字電路的仿真工具Hyperlynx,并使用它對高速數字電路中的阻抗匹配、傳輸線(xiàn)長(cháng)度與串擾問(wèn)題進(jìn)行布線(xiàn)前的模型建立和仿真,通過(guò)仿真結果分析給出了相應解決辦法,尤其在傳輸線(xiàn)長(cháng)度上提供了LVDS電路的解決辦法。通過(guò)軟件平臺對電路參數的設置進(jìn)行比較與分析,給出了高速數字電路設計的指導性結論。

高速數字系統設計成功的關(guān)鍵在于保持信號的完整,而影響信號完整性(即信號質(zhì)量)的因素主要有傳輸線(xiàn)的長(cháng)度、電阻匹配及電磁干擾、串擾等。設計過(guò)程中要保持信號的完整性必須借助一些仿真工具,仿真結果對PCB布線(xiàn)產(chǎn)生指導性意見(jiàn),布線(xiàn)完成后再提取網(wǎng)絡(luò ),對信號進(jìn)行布線(xiàn)后仿真,仿真沒(méi)有問(wèn)題后才能送出加工。目前這樣的仿真工具主要有cadence、ICX、Hyperlynx等。Hyperlynx是個(gè)簡(jiǎn)單好用的工具,軟件中包含兩個(gè)工具LineSim和BoardSim。LineSim用在布線(xiàn)設計前約束布線(xiàn)和各層的參數、設置時(shí)鐘的布線(xiàn)拓撲結構、選擇元器件的速率、診斷信號完整性,并盡量避免電磁輻射及串擾等問(wèn)題。BoardSim用于布線(xiàn)以后快速地分析設計中的信號完整性、電磁兼容性和串擾問(wèn)題,生成串擾強度報告,區分并解決串擾問(wèn)題。作者使用LineSim工具,對信號的阻抗匹配、傳輸線(xiàn)的長(cháng)度、串擾進(jìn)行了仿真分析,并給出了指導性結論。

阻抗匹配

高速數字信號的阻抗匹配非常關(guān)鍵,如果匹配不好,信號會(huì )產(chǎn)生較大的上沖和下沖現象,如果幅度超過(guò)了數字信號的閾值,就會(huì )產(chǎn)生誤碼。阻抗匹配有串行端接和并行端接兩種,由于串行端接功耗低并且端接方便,實(shí)際工作中一般采用串行端接。以下利用Hyperlynx仿真工具對端接電阻的影響進(jìn)行了分析。以74系列建立仿真IBIS模型如圖1所示。仿真時(shí)選擇一個(gè)發(fā)送端一個(gè)接收端,傳輸線(xiàn)為帶狀線(xiàn),設置線(xiàn)寬0.2mm和介電常數為4.5(常用的FR4材料),使傳輸線(xiàn)的阻抗為51.7Ω。設置信號頻率為50MHz的方波,串行端接電阻Rs分別取0Ω、33Ω和100Ω的情況,進(jìn)行仿真分析,仿真結果如圖2所示。

圖1 74系列仿真模型

圖2 不同串行端接電阻的仿真結果

圖中分別標出了匹配電阻是0Ω、33Ω、100Ω時(shí)接收端的信號波形。從波形看出,0Ω時(shí)波形有很大的上沖和下沖現象,信號最差;100Ω時(shí)信號衰減較大,方波幾乎變成了正弦波;而匹配電阻是33Ω時(shí)波形較好。理想的匹配電阻值,可以利用軟件的terminatorWizard工具,自動(dòng)根據器件的參數模型算出最佳匹配電阻為33.6Ω,實(shí)際應用中可以選用33Ω。利用仿真和器件的IBIS模型,可以很精確地知道匹配電阻值的大小,從而使信號完整性具有可控性。

傳輸線(xiàn)長(cháng)度的影響

在高速數字電路的設計中,除了阻抗匹配外,部分器件對傳輸線(xiàn)的長(cháng)度有著(zhù)嚴格的要求,信號頻率越高,要求傳輸線(xiàn)的長(cháng)度越短。以X1器件和X2器件為例建立仿真模型如圖3所示。在仿真模型中加了33Ω的匹配電阻,選擇仿真信號頻率為66MHz方波,改變傳輸線(xiàn)長(cháng)度分別為76.2mm和254mm時(shí)進(jìn)行仿真。仿真結果如圖4所示。

圖3 X1、X2器件仿真模型

圖4 不同長(cháng)度傳輸線(xiàn)仿真結果

從圖中看出,信號線(xiàn)加長(cháng)后,由于傳輸線(xiàn)的等效電阻、電感和電容增大,傳輸線(xiàn)效應明顯加強,波形出現振蕩現象。因此在高頻PCB布線(xiàn)時(shí)除了要接匹配電阻外,還應盡量縮短傳輸線(xiàn)的長(cháng)度,保持信號完整性。

在實(shí)際的PCB布線(xiàn)時(shí),如果由于產(chǎn)品結構的需要,不能縮短信號線(xiàn)長(cháng)度時(shí),應采用差分信號傳輸。差分信號有很強的抗共模干擾能力,能大大延長(cháng)傳輸距離。差分信號有很多種,如ECL、PECL、LVDS等,表1列出LVDS相對于ECL、PECL系統的主要特點(diǎn)。LVDS的恒流源模式低擺幅輸出使得LVDS能高速驅動(dòng),對于點(diǎn)到的連接,傳輸速率可達800Mbps,同時(shí)LVDS低噪聲、低功耗,連接方便,實(shí)際中使用較多。LVDS的驅動(dòng)器由一個(gè)通常為3.5mA的恒流源驅動(dòng)對差分信號線(xiàn)組成。接收端有一個(gè)高的直流輸入阻抗,幾科全部的驅動(dòng)電流流經(jīng)10Ω的終端電阻,在接收器輸入端產(chǎn)生約350mV電壓。當驅動(dòng)狀態(tài)反轉時(shí),流經(jīng)電阻的電流方向改變,此時(shí)在接收端產(chǎn)生有效的邏輯狀態(tài)。圖5是利用LVDS芯片DS90LV031、DS90LV032把信號轉換成差分信號,進(jìn)行長(cháng)距離傳輸的波形圖。在仿真時(shí)設置仿真頻率為66MHz理想方波,傳輸距離為508mm,差分對終端接100Ω負載匹配傳輸線(xiàn)的差分阻抗。從仿真結果看,LVDS接收端的波形除了有延遲外,波形保持完好。

表1 LVDS、ECL、PECL邏輯標準對照表

圖5 LVDS電路仿真結果

串擾分析

由于頻率的提高,傳輸線(xiàn)之間的串擾明顯增大,對信號完整性也有很大的影響,可以通過(guò)仿真來(lái)預測、模擬,并采取措施加以改善。以CMOS信號為例建立仿真模型,如圖6所示。在仿真時(shí)設置干擾信號的頻率為66MHz的方波,被干擾者設置為零電平輸入,通過(guò)調整兩根線(xiàn)的間距和兩線(xiàn)之間平行走線(xiàn)的長(cháng)度來(lái)觀(guān)察被干擾者接收端的波形。仿真結果如圖7,分別為間距是203.2mm、406。4mm時(shí)的波形。

圖6 串擾模型

圖7 不同間距的串擾仿真結果

從仿真結果看出,兩線(xiàn)間距為406.4mm時(shí),串擾電平為200mV左右,203.2mm時(shí)為500mV左右?梢(jiàn)兩線(xiàn)之間的間距越小串擾越大,所以在實(shí)際高速PCB布線(xiàn)時(shí)應盡量拉大傳輸線(xiàn)間距或在兩線(xiàn)之間加地線(xiàn)來(lái)隔離。

結束語(yǔ)

在高速數字電路設計中,不用仿真而只憑傳統的設計方法或經(jīng)驗很難預測和保證信號完整性,仿真已成為高速信號設計的必要手段,利用仿真可以預測信號的傳輸情況,從而提高系統的可靠性。

轉自:互聯(lián)網(wǎng)

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