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SOC芯片中的DFT設計實(shí)施
1引言：
1. 1 DFT的基本概念
DFT(Design for Testability)是指在集成電路的設計過(guò)程中，通過(guò)增加邏輯、替換元件以及增加引腳等方法，解決芯片的快速、有效和自動(dòng)測試問(wèn)題。歸納起來(lái)，DFT實(shí)現了芯片的可測性(Testability)、可控性(Controllability)和可觀(guān)測性(Observability)問(wèn)題。
隨著(zhù)集成電路工藝水平的提高和市場(chǎng)需求的發(fā)展，芯片的規模也越來(lái)越大，芯片的可測性設計問(wèn)題越來(lái)越突出。一方面，規；纳a(chǎn)需要有效地剔除不合格芯片；另一方面，基于減少測試成本和測試周期的考慮，也推動(dòng)了DFT技術(shù)的發(fā)展。近幾年來(lái)討論DFT方法和DFT工具的文章也越來(lái)越多，這說(shuō)明國內更多的IC設計公司面臨著(zhù)規；、產(chǎn)業(yè)化生產(chǎn)的問(wèn)題。
在這樣的背景下，選擇一套合適的DFT軟件工具，對于優(yōu)化芯片的可測性設計、縮短設計開(kāi)發(fā)周期以及降低規；慨a(chǎn)的測試成本是非常重要的。本文將通過(guò)我們的實(shí)踐，向大家介紹和推薦Mentor公司的DFT軟件工具。
1．2 SOC芯片的DFT策略
SOC（System on Chip）是在同一塊芯片中集成了CPU、各種存儲器、總線(xiàn)系統、專(zhuān)用模塊以及多種I/O接口的系統級超大規模集成電路。由于SOC芯片的規模比較大、內部模塊的類(lèi)型以及來(lái)源多樣，因此SOC芯片的DFT面臨著(zhù)諸多問(wèn)題。
1． 存儲器的測試問(wèn)題
幾乎每一款SOC芯片內部都集成了SRAM、FLASH、EEPROM等多種存儲器，這些存儲器往往由IP供應商提供。如何方便、全面、快速地測試存儲器的每一個(gè)單元，是一個(gè)復雜的問(wèn)題。其中包括了測試算法的確定、測試控制單元的生成、芯片級的測試控制以及并行測試等幾方面問(wèn)題。
2． Glue Logic的可測性設計問(wèn)題
通常將SOC芯片內部除了CPU、存儲器、PLL等IP之外的邏輯統稱(chēng)為Glue Logic。簡(jiǎn)單地說(shuō)，這部分的DFT就是如何插入掃描鏈的問(wèn)題。組成Glue Logic的模塊可能是自主設計的、也可能含有IP供應商提供的IP或者wrapper。它們的設計風(fēng)格多種多樣，復雜程度和規模也各有不同，這就給掃描鏈的插入以及提高測試覆蓋率增加了難度。
3． 硬IP中已有DFT與整個(gè)芯片的兼容問(wèn)題
IP供應商提供的硬IP往往已經(jīng)考慮了DFT的問(wèn)題。在SOC總集成設計時(shí)，如何有效地利用已有的DFT，并與Glue Logic中的掃描鏈、存儲器的BIST LOGIC兼容，是一個(gè)需要慎重考慮的問(wèn)題。
4． 如何快速地自動(dòng)生成測試向量及其仿真調試
大規模集成電路的DFT，包括掃描鏈插入、測試向量自動(dòng)生成（ATPG）、以及測試向量的仿真，都是相當耗費時(shí)間的。同時(shí)，SOC芯片的設計周期往往由于市場(chǎng)的急迫需求被壓縮的很短，留給DFT的時(shí)間就更緊張，如何快速地實(shí)現DFT、如何有效地仿真和調試、如何準確地定位存在的問(wèn)題并作出修改，也是需要特別關(guān)注的問(wèn)題。
2 SOC芯片DFT設計過(guò)程綜述
2．1 存儲器部分DFT的生成和仿真
在我們設計的SOC芯片中，有一個(gè)SRAM模塊，這塊SRAM的接口時(shí)序和通用的SRAM類(lèi)似。這部分DFT的內容，是為SRAM構建一個(gè)BIST測試機制。我們采用Mentor公司的MBISTArchitect產(chǎn)品自動(dòng)生成了BIST控制器。仿真和芯片測試的結果表明，在芯片規模增加大約2000門(mén)的情況下，只需要100000個(gè)時(shí)鐘周期就可以實(shí)現這塊SRAM的測試，每個(gè)時(shí)鐘周期約為40ns。并且由于加入存儲器BIST而增加的管腳也很少。
下圖為BIST控制器的原理框圖
2．2． Glue Logic的插鏈、調試和仿真
在我們的SOC芯片內部，有將近20個(gè)模塊共同組成了Glue Logic部分。為了降低功耗，有些模塊內部有門(mén)控時(shí)鐘（Gated Clock），還有些模塊含有兩個(gè)以上的時(shí)鐘域，其中總線(xiàn)部分還包括一些異步邏輯，這就使得Glue Logic部分的掃描鏈比較復雜。在設計中我們采取以下步驟：
1． 相關(guān)網(wǎng)表和DFT庫的準備；
2． Glue Logic的DFT預估，估計出觸發(fā)器的個(gè)數，Gated Clock的模塊以及Reset、CLK的情況；
3． TOP層管腳的復用設置和CLK、Reset信號及Bypass控制；
4． 采用Mentor的DFTAdvisor進(jìn)行掃描鏈設計。這里需要考慮掃描鏈的長(cháng)度、掃描鏈的個(gè)數、是否需要CLK merging(Multiple Clocks 和Multiple Clock Edges的情形)以及掃描鏈的均衡；
5． 為ATPG輸出網(wǎng)表和Test procedure file。利用Mentor公司的DFT工具，能夠很好地解決諸如多時(shí)鐘域，異步邏輯，門(mén)控時(shí)鐘等問(wèn)題，從而可以達到很高的故障覆蓋率。
2．3． ATPG和BIST Controller的仿真調試
MBISTArchitect為BIST controller生成了仿真激勵文件，由于BIST controller 是基于BIST model而生成的，所以BIST model是否符合SRAM的接口時(shí)序，決定了BIST controller的仿真測試是否能夠通過(guò)。
利用DFTAdvisor生成的test procedure文件，采用FastScan為掃描鏈生成測試向量。由測試向量的仿真結果，定位仿真不正確的觸發(fā)器，以便及時(shí)地修改設計。值得一提的是，Mentor公司的FastScan工具在生成高覆蓋率、高效率的測試向量方面，在行業(yè)享有極高的聲望。
轉自：互聯(lián)網(wǎng)
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