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在通用CPU芯片中采用DFT技術(shù)的前沿課題
可測試性設計技術(shù)(DFT)在當前集成電路設計中已經(jīng)獲得廣泛使用，它能夠提高信號的可控制性和可觀(guān)察性。該技術(shù)在原有設計中插入額外的邏輯，這些邏輯在測試模式下運行并不對功能造成任何影響。如何讓所有這些測試邏輯都能和諧工作，并在較少面積和較低性能開(kāi)銷(xiāo)條件下獲得較高故障覆蓋率，對DFT來(lái)說(shuō)是兩大主要問(wèn)題。本文通過(guò)基于通用CPU芯片的設計，包括存儲器內建自測試(BIST)、內部掃描設計、邏輯電路BIST、與IEEE Std.1149.1(JTAG)兼容的邊界掃描設計，以其這些技術(shù)之間的相互關(guān)聯(lián)，我們探討了DFT技術(shù)的一些前沿課題，其中包括存儲器BIST、掃描設計、邏輯BIST和BSD。這些概念已經(jīng)在通用CPU芯片上得到實(shí)現且在實(shí)踐中并獲得了成功。
可測試性是一種設計屬性，測試的基本思路是為基本輸入確定特別的數值，從而根據在基本輸出處得到的數值，判斷內部電路是否能夠正常工作[1]？蓽y試電路既是可以控制的，也是可以觀(guān)察的。就傳統而言，設計和測試流程都是相互分離的，測試只在設計流程鄰近結束時(shí)才會(huì )考慮。但在當代設計流程中，測試與設計的融合時(shí)間明顯提前了，產(chǎn)生了名為DFT的處理流程[2]。為了確保設計最大限度擁有可測試性，設計人員必須在開(kāi)發(fā)流程的不同階段運用特定的DFT技術(shù)。對不同的邏輯類(lèi)型，其DFT策略也可能非常迥異，對此下文將具體加以闡述。
邊界掃描
當今，絕大多數設計都從嵌入式存儲器中獲益，單芯片系統SoC設計就更是如此。在芯片中采用嵌入式存儲器將會(huì )產(chǎn)生某些共同的副效應：(a)存儲器可能耗費大量的設計空間并造成較高的缺陷率。(b)嵌入式存儲器可能難以通過(guò)功能或其它測試類(lèi)型進(jìn)行高效能的測試。(c)通常的ATE可能無(wú)法對存儲器進(jìn)行充分測試。(d)存儲器可能具備高運行速度[3]。因此，存儲器測試是電路設計中非常重要的事項。幸運的是，一種名為存儲器BIST的高效能方式多年來(lái)已經(jīng)在存儲器測試領(lǐng)域成功證明了其價(jià)值。因此本文將首先重點(diǎn)介紹有關(guān)存儲器BIST的內容。
隨著(zhù)集成度和運行頻率的提高，存儲器和鎖存器等存儲單元得到廣泛使用，導致內部掃描設計的出現，我們在此稱(chēng)為掃描設計，掃描設計可以通過(guò)某些商業(yè)化EDA工具來(lái)實(shí)現，比如Synopsys 公司的DFTCompiler和Mentor公司的DFTAdvisor。掃描設計的主要思路是通過(guò)測試模式下的掃描鏈為存儲單元獲得可控制性和可觀(guān)察性。但對某些復雜設計來(lái)說(shuō)，一些特別的DFT技術(shù)必須與掃描設計結合使用，以便取得較高故障覆蓋率，比如測試點(diǎn)插入、時(shí)序的測試向量生成、RAM穿透處理以及宏測試技術(shù)[4，5]等，具體內容詳見(jiàn)下文。
與存儲器BIST相比，邏輯BIST正在逐漸浮出水面，它能夠降低制造測試成本和系統維護成本，具備在板卡級和系統級等不同層次上開(kāi)展測試的能力。它簡(jiǎn)化了診斷測試，允許開(kāi)展at－speed測試。它是一種具有相當吸引力的技術(shù)，很多文章都在專(zhuān)門(mén)討論這種技術(shù)。本文也簡(jiǎn)要討論了有關(guān)邏輯BIST的一些話(huà)題。
邊界掃描設計(BSD)是一種標準DFT技術(shù)[6,7]，其開(kāi)發(fā)目的就是補充或取代目前在高度復雜的多層電路板中采用的“針盤(pán)”測試方法，邊界掃描技術(shù)已經(jīng)形成了IEEE Std1149.1-1990和 IEEE Std1149.1a-1993 (JTAG)標準。在我們的項目中，邊界掃描設計不僅用作互連測試，而且支持板卡級結構測試甚至功能測試，它在整塊芯片測試中發(fā)揮主控器的作用。
存儲器內建自測試
我們首先討論的DFT技術(shù)問(wèn)題是存儲器測試，因為它可以在寄存器-傳輸層次的設計中完成，并且可能存在更多更大的挑戰。多年來(lái)，存儲器內建自測試已經(jīng)成功用于解決嵌入式存儲器的測試問(wèn)題。存儲器內建自測試簡(jiǎn)化了測試向量生成，通過(guò)基于算法產(chǎn)生的測試向量確保高質(zhì)量的測試，顯著(zhù)地減少了由測試邏輯造成的時(shí)序和面積方面的不利影響。存儲器內建自測試只是在存儲器周?chē)黾右粚訙y試電路，后者則成為了其它邏輯和RAM內核之間的接口。
圖1闡明了存儲器內建自測試的原理。左側為測試邏輯，生成測試向量，施加給帶多選器的RAM，并對來(lái)自RAM的響應進(jìn)行分析。右側則是包在多選器電路中接受測試的RAM。向量生成器為實(shí)現MARCH等測試算法，并生成測試和控制信號的FSM。響應分析器則包含一個(gè)比較器或異或門(mén)壓縮器，它可對照預期數據對輸出數據進(jìn)行比較，并確認RAM是否完好。對擁有大量RAM的設計來(lái)說(shuō)，多個(gè)RAM可以通過(guò)同一個(gè)BIST控制器進(jìn)行測試，這樣就可以節省測試邏輯的占用面積并降低其復雜性。如果RAM容量非常大，則可采用管道邏輯技術(shù)來(lái)縮短測試時(shí)間。
表1為我們RAM的基本信息，也是存儲器BIST的結果。我們采用7個(gè)控制器在我們的CPU芯片中測試23個(gè)RAM？偯娣e占用低于整個(gè)芯片面積的2%。為了避免功耗問(wèn)題，我們順序測試屬于同一控制器中的RAM。就Dcache、Icache和Bht等模塊來(lái)說(shuō)，我們使用高效能17n MARCH算法[9]，該算法可以涵蓋所有SAF、TF、SOF、AF、Cfin以及所有已鏈接Cfid、所有與CFid 或Cfin鏈接的TF以及與Cfids錯誤鏈接的某些CFin。
就“3w6r”模塊而言，我們采用了兩種特別算法。其中一種為端口交互算法，可用于檢查在不同端口上短路的地址線(xiàn)以及檢查來(lái)自某一端口的讀數，且不會(huì )對任何其它讀取端口造成影響。另一種算法稱(chēng)作唯一地址算法，可用于測試控制信號和解碼電路。就多端口RAM而言，我們同樣采用宏測試方法實(shí)現某些功能性測試覆蓋，具體情況詳見(jiàn)下文。
掃描設計和ATPG
掃描設計將設計分為兩種運行模式，即正常運行模式和測試模式。它為電路增加一個(gè)測試模式，當電路處于這種模式時(shí)，所有存儲器都在功能上形成一個(gè)或多個(gè)移位寄存器(掃描鏈)。這些移位寄存器鏈的輸入和輸出(也稱(chēng)作掃描寄存器：帶多選器的DFF、帶掃描時(shí)鐘的DFF和LSSD)都分別連接到基本的輸入和輸出。這樣，采用這一測試模式，所有存儲器都可設定為任一想要的狀態(tài)，只需將這些邏輯狀態(tài)移入移位寄存器中。與此相似，通過(guò)移出掃描寄存器中的內容，可以觀(guān)察存儲器器的狀態(tài)。
掃描設計方法可以分成三大策略：全掃描、部分掃描和分區掃描。作為一種掃描設計方法，全掃描技術(shù)用可掃描元件替換設計中所有的存儲器元件，然后將其串接進(jìn)入掃描鏈中。它是一種高效率且結果可預測的方法，擁有較高自動(dòng)化流程并能夠確保質(zhì)量。部分掃描只取代一部分存儲元件，在系統開(kāi)銷(xiāo)(時(shí)序特性和面積)與故障覆蓋范圍之間折中顯得更加靈活。分區掃描則通常用于非常大型和復雜的設計中，通過(guò)分級分區掃描鏈為設計增加可控制性和可觀(guān)察性。
即使采用全掃描方法，設計仍然存在多個(gè)難以控制或觀(guān)察的點(diǎn)。我們可以在稱(chēng)作測試點(diǎn)的位置增加特別電路，向該點(diǎn)注入邏輯值或隨時(shí)觀(guān)察其狀態(tài)，從而提高設計的可測試性，
掃描設計的最重大問(wèn)題就是陰影邏輯的測試，這些邏輯介于RAM(或其它宏)和第1層掃描單元之間。目前有兩種方法可以處理這個(gè)問(wèn)題。首先是采用時(shí)序測試向量覆蓋這些邏輯，這要求RAM在整個(gè)測試程序過(guò)程中做到PI可控制，從而防止破壞RAM的狀態(tài)。其次是使RAM在測試模式中變得透明，將輸入直接連接輸出，在測試模式中繞開(kāi)所有RAM，我們稱(chēng)之為RAM透明。但這種方法的系統開(kāi)銷(xiāo)太大。
宏測試是協(xié)助自動(dòng)測試嵌入式邏輯和RAM(宏)的部件程序，它自動(dòng)將用戶(hù)定義的測試向量轉換為掃描測試向量[10]。由于它能夠協(xié)助我們在嵌入式環(huán)境中應用宏測試向量，宏測試能夠在不對DUT的面積和性能造成任何不利影響的前提下提高整體IC測試質(zhì)量。圖2對其概念進(jìn)行了說(shuō)明。在宏測試的幫助下，我們芯片的掃描設計測試覆蓋率超過(guò)了98%。
由于我們的芯片將以非常高的速度運行，我們不僅測試了Stuck-at和IDDQ錯誤，而且測試了邏輯切換和轉換錯誤。針對這些高質(zhì)量故障的測試向量可以向測試SA故障一樣在A(yíng)TE施加。為了達到較高錯誤覆蓋率，降低設計的系統開(kāi)銷(xiāo)，我們在芯片的可測試性設計中采用標準的帶多選器DEF掃描單元實(shí)施全掃描設計。作為整體，我們插入了38個(gè)AND類(lèi)型測試點(diǎn)邏輯，使基本輸入能夠控制所有的RAM，這樣我們就可以利用RAM時(shí)序向量獲得較高的故障覆蓋范圍。宏測試技術(shù)同樣可用于檢查一些模塊的功能，比如3w6r和Dtlb模塊。
邏輯BIST
傳統測試采用外部測試向量作為激勵，并通過(guò)測試機將其應用于芯片。測試機檢查芯片的響應，并對照作為測試向量數據的一部分保存的已知良好響應進(jìn)行比較。然而，邏輯BIST在設計內實(shí)現這些工作，提供了既不犧牲測試質(zhì)量又縮短測試機運行時(shí)間的方法。圖3所示為邏輯BIST的原理，它主要由BIST控制器、PRPG(偽隨機向量生成器)、MISR(多輸入標簽寄存器)和STUMPS通道(采用MISR/并行SRSG(位移寄存器順序發(fā)生器)的自測試)等組成。邏輯BIST控制器是所有BIST邏輯的樞紐，主導內部和外部信號的交互工作。
當今有眾多生成邏輯BIST向量的方法，包括ROM、LFSR、二進(jìn)制計數器、蜂窩自動(dòng)化等，它們通？梢苑譃槿(lèi)：窮盡向量生成、偽窮盡向量生成和偽隨機向量生成。其中，由偽隨機向量生成構成的LFSR(線(xiàn)性反饋移位寄存器)的使用最為普遍。MISR也可用于計算來(lái)自被測試電路測試響應的標記值。通常情況下，增加移相器和壓縮器有助于改善PRPG和MISR的特性。在此，全掃描目標電路的掃描鏈被稱(chēng)作STUMPS通道。
如果X傳播至某觀(guān)察點(diǎn)，那么唯一正確的標記值條件就會(huì )遭到破壞。沒(méi)有初始化的RAM和不可掃描存儲單元是X的主要來(lái)源。我們可以將RAM初始化，使其在測試期間處于只讀狀態(tài)，或采用上文所述RAM透明方法將RAM隔離。同樣，我們應采用將所有存儲器初始化，防止非初始化數據傳播到MISR。我們應該處理透明鎖存器、三態(tài)總線(xiàn)、TIE-X以及其它的X源。
采用邏輯BIST電路，故障覆蓋率通常無(wú)法達到較高的水平，因為存在等效性[11]和太多難以激勵的故障。人們就這一領(lǐng)域的提出了眾多的工作建議。測試點(diǎn)插入就是一種高效能和低系統開(kāi)銷(xiāo)方法，它克服了隨機產(chǎn)生向量的阻抗(RPR)問(wèn)題。如圖4所示，我們可以使用一個(gè)相位解碼器，使不同的測試點(diǎn)可以在向量計數器的不同階段[12]被激活。概率故障仿真方法亦可用于選擇最佳控制組以及有助于選擇采用最少測試點(diǎn)最大限度改進(jìn)覆蓋率的觀(guān)察點(diǎn)。
本文小結
邊界掃描是一種IEEE標準協(xié)議，它不僅有益于IC和印刷電路板的互連測試，而且還提供了標準的系統測試端口和總線(xiàn)，使其能夠將來(lái)自不同供應商的部件集成在一起。
最基本的，邊界掃描設計將彼此互連的邊界掃描單元置于該芯片內核邏輯的周?chē)，形成一個(gè)邊界掃描寄存器。測試數據可通過(guò)一個(gè)掃描輸入順序上載至每個(gè)引腳，并通過(guò)一個(gè)掃描輸出卸載。測試作業(yè)由標準測試存取端口(TAP)以及4個(gè)或5個(gè)引腳接口——TCK(測試時(shí)鐘)、TDI(測試輸入)、TDO(測試輸出)、TMS(測試模式選擇)和TRST(可選測試復位)進(jìn)行控制。所有邊界掃描作業(yè)都可以通過(guò)這個(gè)接口加以控制。圖5所示為DFT內核和邊界掃描邏輯的外部互連。除內核電源和地線(xiàn)之外的所有引腳都到連接邊界掃描鏈，并受TAP控制器的控制。圖5同時(shí)是BSD邏輯BIST和掃描設計的概貌，掃描設計可由板卡級和系統級TAP自由控制。
圖6所示為邊界掃描架構的模塊示意圖，它主要由5個(gè)部分組成。(1)TAP控制器是控制測試指令和數據寄存器操作的有限狀態(tài)機。TAP控制器的狀態(tài)取決于每個(gè)時(shí)鐘脈沖(TCK)到來(lái)時(shí)TMS信號的數值。(2)指令寄存器控制邊界掃描電路，它采用預定義指令集在TDI和TDO引腳之間連接特定的測試數據寄存器。(3)測試數據寄存器包括BIST以及直接連接內核的內部掃描路徑。(4)指令解碼器對指令進(jìn)行轉換以控制數據寄存器。(5)多選器模塊控制數據流動(dòng)的方向。
轉自：互聯(lián)網(wǎng)
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